台积电2nm工艺曝光：晶圆价格再创新高，一块近22万元
台积电2nm工艺惊艳亮相：晶圆价格飙升，一块近22万元！
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根据计划，台积电的最新N2（2纳米）工艺预计将在明年下半年进入量产阶段。目前，台积电正全力以赴优化这项技术，旨在减少可变性和降低缺陷密度，从而提升生产良率。
不久前，一位台积电员工近日对外表示，该团队已成功将N2测试芯片的良率提升了6%，为客户“节省了数十亿美元”。
据最新消息透露，台积电N2工艺的当前良品率已达到60%。然而，这些数据仍有待进一步确认。
在上周于美国旧金山举行的IEEE国际电子设备会议（IEDM）上，台积电的研发和先进技术副总裁Geoffrey Yeap分享了关于其N2制程工艺的更多技术细节。 这次会议不仅为半导体行业的专家们提供了一个交流的平台，也让我们得以一窥台积电在先进制程工艺上的最新进展。Geoffrey Yeap所披露的信息表明，台积电在N2制程工艺方面已经取得了显著的进步，这不仅有助于提升芯片性能，同时也能更好地满足市场对低功耗、高性能计算的需求。随着5G、人工智能等新兴技术的快速发展，这些进步显得尤为重要，它们将为未来的科技创新奠定坚实的基础。此外，台积电在这一领域的持续投入和创新，无疑将巩固其在全球半导体产业中的领导地位。
据介绍，N2制程在相同的电压条件下，能够将功耗降低24%到35%，或者将性能提升15%。此外，其晶体管密度比前一代的3nm工艺高出1.15倍。这些进步主要归功于台积电采用的新型全环绕栅极（GAA）纳米片晶体管，以及N2NanoFlex设计技术的协同优化和一系列其他改进措施。
其中，全环绕栅极纳米片晶体管使得设计人员能够调节通道宽度，从而在性能与功耗效率之间找到最佳平衡点。
GeoffreyYeap进一步说明，N2工艺凝聚了台积电四年多的努力。当前的FinFET晶体管的核心采用的是垂直的硅片结构，而全环绕栅极纳米片晶体管则由一系列狭窄的硅带构成。
这种差异不仅提供了对流经器件的电流的更佳控制，还使得工程师能够通过制造不同宽度的纳米片来开发出更多种类的器件。 在我看来，这种技术的进步为电子器件的设计与制造开辟了新的可能性。通过精细化调控纳米片的宽度，工程师们可以更加灵活地调整器件的性能，从而满足多样化的应用需求。这不仅是技术上的突破，也为未来的电子产品创新奠定了坚实的基础。随着这一技术的进一步发展和应用，我们有望看到更多高效、高性能的电子器件进入市场，极大地推动科技的发展和人们生活质量的提升。
FinFET只能通过乘以器件中的翅片数量来提供这种多样性，例如具有一个、两个或三个翅片的器件。
但全环绕栅极纳米片为设计人员提供了介于两者之间的多种选择，例如相当于1.5个鳍片，或者任何可能更适配特定逻辑电路的设计。
台积电将该技术称为 Nanoflex，允许在同一芯片上使用不同的纳米片宽度构建不同的逻辑单元。即由窄器件制成的逻辑单元可能构成芯片上的通用逻辑，而那些具有更宽纳米片、能够驱动更多电流和更快开关的逻辑单元将构成 CPU 内核。
简单来说，该技术让设计人员能够开发出面积更小且功率效率更高的窄单元，或是为了达到最佳性能而优化的宽单元。
该技术还包含了六个电压阈值电平（6Vt），范围为200mV，采用台积电第三代基于偶极子的集成解决方案，同时支持n型和p型偶极子。
N2制程在工艺和器件层面的创新，不仅致力于通过细化片材厚度、结、掺杂剂活化和应力工程来提升晶体管的驱动电流，还旨在降低有效电容（Ceff），从而实现卓越的能效。这种技术上的突破对于半导体行业来说无疑是一大进步。它不仅能够帮助制造出更小、更快、更节能的芯片，而且有望推动智能手机、计算机乃至各种智能设备性能的进一步提升。随着技术的发展，我们有理由期待未来会有更多基于此类创新的产品问世，为用户带来更加出色的使用体验。 这种对能效和性能的双重追求，在当前全球倡导节能减排的大背景下显得尤为重要。它不仅反映了半导体产业对技术创新的不懈追求，也体现了科技发展与环境保护之间的和谐共存。随着N2制程的广泛应用，相信将会对整个电子消费市场产生深远的影响。
总的来说，这些改进使得N型和P型纳米片晶体管的I/CV速度分别提升了大约70%和110%。
与FinFET晶体管架构相比，N2的全环绕栅极纳米片晶体管在0.5V至0.6V的低电源电压范围内表现出更优异的每瓦性能。通过工艺和设备的优化，这种新型晶体管使时钟频率提升了大约20%，同时在0.5V的工作状态下，待机功耗减少了约75%。 从技术发展的角度来看，N2晶体管架构的这些改进标志着半导体行业在提升能效方面迈出了重要一步。尤其在移动设备和物联网等对低功耗有极高要求的应用领域，N2晶体管的高效能无疑将带来更加显著的优势。此外，随着全球对可持续能源利用的关注度不断提高，这种能够在更低电压下实现高性能的技术进步，对于推动整个行业的绿色转型具有积极意义。
此外，集成 N2 NanoFlex 和多阈值电压 （multi-Vt） 选项，为高逻辑密度的节能处理器提供了额外的设计灵活性。
台积电在N2（2纳米）工艺上采用了先进的晶体管架构，并运用了设计技术协同优化（DTCO）策略，这些创新措施对提升SRAM（静态随机存取存储器）的可扩展性起到了关键作用。然而，近年来随着制程节点不断向更小尺寸发展，实现这种高可扩展性的难度也在不断增加。 尽管如此，台积电通过引入新的材料和结构设计，成功克服了许多技术障碍，这表明半导体行业在面对技术瓶颈时依然具备强大的创新能力。不过，这也反映了未来芯片制造领域可能面临的挑战，即如何在维持性能提升的同时，继续降低成本并保证良品率。此外，随着技术进步放缓，市场竞争可能会更加激烈，各公司需要在研发上持续投入，以确保在未来的技术竞赛中占据有利位置。
借助N2，台积电成功实现了创纪录的约37.9Mb/mm²的2nm SRAM密度。根据最新披露的信息显示，Intel 18A的SRAM密度约为31.8Mb/mm²，由此可见，台积电的N2工艺在SRAM密度方面更具优势。
同时也比N3制程提高了11%。而N3仅比自己的前代提高了6%。
除了创下创纪录的 SRAM 密度外，台积电N2还降低了其功耗。由于 GAA 纳米片晶体管具有更严格的阈值电压变化 （Vt-sigma），因此与基于 FinFET 的设计相比，N2 的大电流 （HC） 宏的最小工作电压 （Vmin） 降低了约 20mV，高密度 （HD） 宏的最小工作电压 （Vmin） 降低了 30-35mV。
这些改进使 SRAM 读写功能稳定到大约 0.4V，同时保持稳健的良率和可靠性。
台积电在N2工艺上不仅引入了新一代晶体管技术，还创新性地采用了无屏障的全钨中间线（MoL）层以及优化的后端布线（BEOL）和远BEOL布线设计，这些改进使得电阻率降低了20%，从而显著提升了芯片的整体性能与能效比。 从行业角度来看，台积电在先进制程技术上的持续突破不仅体现了其强大的研发实力，也标志着半导体产业正朝着更高集成度、更低能耗的方向发展。特别是对于追求高性能与低功耗平衡的消费电子设备而言，这种技术创新无疑为未来的智能产品提供了强有力的技术支撑。同时，这也预示着全球半导体市场竞争将进一步加剧，各大厂商或将加速推进自身的技术革新以保持竞争力。
N2工艺现在采用了无障碍钨丝技术，使得垂直栅极接触（VG）电阻减少了55%，同时将环形振荡器的频率提升了大约6.2%。
此外，第一个金属层 （M1） 现在在一个 EUV 曝光通道中创建，然后是一个蚀刻步骤 （1P1E），从而降低了复杂性，减少了掩模数量，并提高了整体工艺效率。
Yeap表示，优化的 M1 采用新颖的 1P1E EUV 图形，使标准电池电容降低了近 10%，并节省了多个 EUV 掩模。“总之，N2 MoL 和 BEOL RC 降低了约超过20%，为节能计算做出了重大贡献。”
此外，N2 用于 HPC 应用的额外功能包括超高性能 MiM （SHP-MiM） 电容器，可提供约 200fF/mm2 的电容，这有助于通过减少瞬态电压下降来实现更高的最大工作频率 （Fmax）。
据台积电称，N2技术引入了一种新颖的CuRDL（铜基底重分布层）方案，该方案特别适用于面对面和面对面的3D芯片堆叠，并具备平坦钝化和TSV（硅通孔）技术。SoIC（系统级集成芯片）键合间距设定为4.5微米，这标志着在AI、高性能计算乃至移动设备设计领域的一个重要进步。 这种技术的发展不仅展示了半导体行业对于提升集成度和性能的不懈追求，同时也预示着未来计算设备将更加紧凑、高效。特别是对于需要大量数据处理能力的应用场景，如人工智能训练和高性能计算任务，这样的技术进步无疑将极大推动相关领域的发展，带来更快的数据处理速度和更高的能效比。此外，它也为移动设备提供了更强大的计算能力，使得移动设备能够在更多复杂应用场景下提供更好的用户体验。
目前台积电的N2工艺正处于风险试产阶段，并计划在2025年下半年进入量产。
另一种被称为N2P的先进制造工艺正在紧锣密鼓地开发中。N2P作为N2技术的升级版，有望在性能上带来约5%的提升，并且它与现有的GDS标准完全兼容。预计整个资格认证过程将在2025年完成，而首批量产产品则计划于2026年推出市场。 从行业发展的角度来看，这种新技术不仅代表了半导体领域的一项重要进步，也展示了企业对于提高生产效率和产品质量不懈追求的态度。随着N2P技术的成熟和应用，我们有理由相信它将为相关产业带来新的增长动力，同时也可能推动更多创新技术的诞生。然而，值得注意的是，在新技术推广过程中，如何确保其稳定性和可靠性将是至关重要的考量因素之一。
随着台积电N2工艺的量产，预计2nm晶圆的代工报价将达到2.5万至3万美元/片（约合人民币14.6万至21.9万元），这一价格远高于目前3nm晶圆约2万美元/片的报价。 这项技术进步带来的成本上升，无疑将对整个半导体行业产生深远影响。尽管2nm技术在性能和能效方面有着显著提升，但高昂的成本可能会限制其应用范围，尤其是在成本敏感度较高的消费电子市场。同时，这也意味着芯片制造商需要更加审慎地评估新技术的引入时机，以平衡性能升级与成本控制之间的关系。长远来看，这或许会推动行业寻找更具成本效益的技术解决方案，或是加速新材料和新制造工艺的研发进程。
尽管2纳米（2nm）工艺在晶体管密度提升、性能增强以及功耗降低方面带来的改进相对有限，并且在初期还面临良率问题，这意味着每片12英寸的2nm晶圆所能切割出的可用单颗芯片的成本将显著增加。显然，这可能会抑制潜在客户对2nm制程的采用意愿。
预计在初期，能够负担台积电2纳米制程成本的客户依然只有苹果公司、NVIDIA、AMD、高通和联发科等少数几家头部企业。但从各公司的产品规划来看，英伟达和AMD可能要到2026年也不会采用2纳米制程技术。相比之下，苹果、高通和联发科则有可能在其2026年的旗舰芯片中使用这一先进制程。